[問題] OP-based bandgap上電初期的Overshoot

看板Electronics作者 (Jimmy)時間10年前 (2015/03/18 19:57), 編輯推噓1(1推 0噓 29→)
留言30則, 3人參與, 最新討論串1/1
bandgap電路圖請參考: http://ppt.cc/MPsr 當上電的時候,如果VDD的rise time很短, 那OP的輸出端VOP_OUT會沒辦法立刻跟上VDD上升的速度, 於是造成一瞬間MP1的VSG跨壓會變很大, 導致一個很大的電流會從VDD流過MP1以後, 再往下方流入bandgap本體, 所以這一瞬間VBG會有一個很嚴重的overshoot現象. 各位是否有什麼比較好的方法可以改善這種現象? -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 180.177.10.46 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1426679840.A.5F0.html
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03/18 20:24, , 1F
你有沒有做 start-up 電路 ？
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有start-up電路 我沒有畫出來
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示意圖可以參考: http://ppt.cc/7B0I
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推
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有作ss但沒有效，應該要先回頭檢討soft start的線路的反
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應時間還有限流的機制吧，難道你覺得現在的ss已經夠好了
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嗎？
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有加入soft start電路去抑制上電瞬間MP1的大電流
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但會導致建立VBG的settling time變長
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03/19 22:10, , 9F
你的 settling time 多長 ？ 另外你的 overshoot 電壓多
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高 ？
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還有你的 VDD 的 rise time 多長 ?
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VDD由0V上升到5V(上升時間100us) 若沒加入soft-start則
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瞬間VBG overshoot會飆到接近5V,需要50us才安定至1.2V
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小弟設計的bandgap緩啟動電路 http://ppt.cc/QkdV
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加入緩啟動後,VBG會緩慢上升至1.2V(100us)無overshoot
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是否有不用soft-start就可以達到抑制overshoot的方法?
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前面VDD上升時間有誤,10us誤打成為100us
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03/21 23:58, , 18F
你這個 start-up 電路我看了感覺怪怪的欸....
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一開始沒接電時，左上 MP1 的 Gate 理論上是 VDD
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MP1 是指 start-up 的左邊接電流源那顆 叫 MSP1 好惹
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MSP1 gate 在 VDD MSP2 也在 VDD 電容沒電荷y
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中間那顆 MSP3 的 gate 不管你的 BG 怎麼動，根本都不會
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改變狀態，也就是說你的 BGR soft-start 根本沒有作用吧
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MSP3 關不掉 會讓你的 start-up 永遠在啟動狀態
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你的 VOP_OUT 會一直被 MSP3 拉到 VDD
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那個電流源在啟動的同時會一起產生
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overshoot的問題解決了! 原本採用two-stage Opamp
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03/28 09:15, , 28F
Slew rate會受限於補償電容,故Power-on瞬間VOP_OUT只能
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緩慢上升至正常操作點;用single-stage high gain Opamp
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03/28 09:17, , 30F
就比較沒這個問題了(Power-on初期Opamp屬於大訊號操作)
03/28 09:17, 30F
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