[問題] VCO穩定度與PLL穩定度關係

看板Electronics作者tjyee (gg)時間9年前 (2015/03/03 21:13)推噓3(3推 0噓 2→)

留言5則, 4人參與討論串1/1

大家好,小弟設計PLL的VCO如下圖,架構為一個OP,V+跟隨Vctrl 由電阻產生一個電流mirror三倍給ring cells, 由於這是個類似two-stage的架構,於是我在輸出有做補償, 請為各位此架構裡面的pole,zero是不是會影響整個PLL的model, 造成VCO的模型不再是KVCO/s?也就是說這個VCO架構如果pole位置弄不好, 是不是會影響PLL model導致不穩定呢?請問要把此狀況模擬進去PLL線性model? 謝謝! http://ppt.cc/doGk -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 114.37.143.170 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1425388382.A.556.html

推

obov

03/04 14:21, , 1^F

03/04 14:21, 1^F

推

wxes60711

03/06 17:49, , 2^F

03/06 17:49, 2^F

推

pow

03/07 10:32, , 3^F

03/07 10:32, 3^F