[問題] verilog = 一問

看板Electronics作者 (這就是人生阿)時間11年前 (2014/12/23 19:25), 編輯推噓5(5推 0噓 6→)
留言11則, 5人參與, 最新討論串1/1
請問大德 always@(posedge clk) begin b=a; c=b; end 請問這樣是否就合出 D=a Q=c 的DFF呢 然後b就不見了 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 180.176.216.252 ※ 文章網址: http://www.ptt.cc/bbs/Electronics/M.1419333930.A.8A0.html
推
12/23 20:13, , 1F
(原創) 深入探討blocking與nonblocking (SOC) (Verilog)
12/23 20:13, 1F
→
12/23 20:14, , 2F
↑Google它
12/23 20:14, 2F
推
12/24 10:56, , 3F
推樓上+1
12/24 10:56, 3F
推
12/24 15:15, , 4F
這個是正緣觸發的DFF，這是把輸入的信號Delay 2T的作法。
12/24 15:15, 4F
→
12/24 15:16, , 5F
中間值b一直都在，而且這樣寫會合成兩個DFF。
12/24 15:16, 5F
推
12/24 15:55, , 6F
@L 可原PO用的是 = (blocking assignment)
12/24 15:55, 6F
→
12/24 15:56, , 7F
而不是 <= (non-blocking assignment)
12/24 15:56, 7F
→
12/24 15:58, , 8F
是說我目前手邊也沒Tool，只能等原PO的實驗結果啦
12/24 15:58, 8F
推
12/24 22:24, , 9F
這樣寫b會不見
12/24 22:24, 9F
→
12/24 22:24, , 10F
不用特別去試了
12/24 22:24, 10F
→
01/19 23:10, , 11F
@L 我的問題是 = 不是 <=
01/19 23:10, 11F
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