[問題] FPGA DE2板子的介面及 ADPLL

看板Electronics作者nicegood888 (土城金城路金城武)時間11年前 (2014/12/23 00:34)推噓2(2推 0噓 2→)

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整個ADPLL大致分成Phase Detector , Digital Loop Filter , Digital Controlled Oscillator , Divider 目前是將後兩個下線前兩個及一些演算法用FPGA來實現大致如圖所示 -----> FPGA (PD & DLF) ------ | | | | ----- CHIP (DCO & DIV) <----- 但介面部分不曉得該怎麼處理個人認為FPGA給CHIP部分應該ESD有做好即可但CHIP到FPGA部分是否就掛個FPGA輸入的loading即可? 另外有人知道這loading是多少嗎? 我用的是Altera DE2 70或115 東找西找都找不到希望有人可幫忙解答小弟願奉上微薄的1000P表達我的感謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.112.17.150 ※ 文章網址: http://www.ptt.cc/bbs/Electronics/M.1419266062.A.3C3.html

推

Baneling

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Baneling

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jds66

12/23 10:04, , 3^F

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