[問題] Verilog中要如何寫出回授??(OSC)已刪文

看板Electronics作者 (Loser)時間11年前 (2014/10/20 11:24), 編輯推噓3(3推 0噓 4→)
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目前有個電路需要用到15個NAND輸入接一起做NOT再做出OSC 電路RTL確認過是沒問題, 但是在post-route模擬的時候OSC都沒辦法起震 是不是因為這個警告的原因?? the following signal(s) form a combinatorial loop : (NAND閘名稱) 是因為我的輸出有回授回來輸入的關係嗎?? 從NAND改成單純用NOT不回授會有甚麼缺點或優點嗎?? 感謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 59.127.91.61 ※ 文章網址: http://www.ptt.cc/bbs/Electronics/M.1413775489.A.5C1.html
推
10/20 11:45, , 1F
有給initial 值？
10/20 11:45, 1F
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10/20 15:23, , 2F
我是用module寫的, 有打在rst時做初始化, 但是OUT沒有寫
10/20 15:23, 2F
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10/20 16:45, , 3F
另外我想請問輸出空接要寫甚麼才能變成一個框框中間是X?
10/20 16:45, 3F
推
10/20 21:47, , 4F
用std gate兜
10/20 21:47, 4F
推
10/21 01:03, , 5F
OSC你可能直接當作一個marco跟你的design一起整合會比較
10/21 01:03, 5F
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10/21 01:04, , 6F
好處理 之後用co-sim的方式一起跑模擬驗證function
10/21 01:04, 6F
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10/24 22:53, , 7F
DLL loop
10/24 22:53, 7F
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