[問題] FPGA 繞線結果可否不加進inout delay

看板Electronics作者 (...)時間9年前 (2014/10/02 16:26), 9年前編輯推噓2(2推 0噓 1→)
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我知道這問題可能有點奇怪... 可是目前情況是 不需要燒到板子上 只是要測這module frequency可以跑多少 我只需要測我design內部的timing數據 不需要也不應該考慮還特地把design硬要接到inout pad 這會造成long delay 及繞線結果很差 請問有什麼可行的解決方法嗎? 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.113.225.120 ※ 文章網址: http://www.ptt.cc/bbs/Electronics/M.1412238375.A.2A3.html ※ 編輯: ccoococo (140.113.225.120), 10/02/2014 16:27:51
推
10/02 16:32, , 1F
那就拿synthesis之後的結果就是你要的啦
10/02 16:32, 1F
因為我的design有用到BRAM, 只synthesis的話沒有算到BRAM內部routing的delay 並且也沒有加進logic的routing delay ※ 編輯: ccoococo (140.113.225.120), 10/02/2014 16:37:33
推
10/03 09:43, , 2F
加BRAM一起synthesis
10/03 09:43, 2F
→
10/06 23:10, , 3F
module in and out 加 DFF,就可以合出你要的
10/06 23:10, 3F
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