[問題] 關於ROM的Layout設計
之前有PO過文詢問ROM目前手邊有三種方式產生
1.寫Verilog code描述ROM，再經由DC合成可得到一個面積(不含wire)
2.Artisan ROM Compoiler 可選擇不同多工器產生不同大小的ROM
3.Full Custom ROM
問題一:
而方法1，若不先考慮加上wire面積，面積依舊很小。是因為在DC合成時
使用大量的多輸入邏輯閘達到Multi-level來減少整體面積嘛?
問題二:
若單純只是想比較方法2和3的部分，這陣子我觀察到Artisan ROM Compiler在Address
介於64~1024之間(選擇多工器=8)時，Address每增加一倍，面積卻幾乎沒有甚麼變動
例如:9153 => 9808 (成長倍率才1.07，可以說幾乎是沒有甚麼改變)，而我自己設計的
Full Custom ROM 一旦Address增加(輸出Bit不變)，面積可以說幾乎變2倍
除了是Layout上畫法上技術差異，還會有甚麼原因可以差這麼多??是有共用或是重疊
layout 的技巧嘛
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