[問題] Testbench 跑出Error loading design
使用Quartus II10.1跑Testbench模擬使用ModelSim6.6c，
參考這個網站http://ccckmit.wikidot.com/aq:quartus
網站內有提到注意：如果有任何錯誤，則可能不會顯示波形視窗，此時請根據錯誤訊息更正後再重新按
下 Processing/Start Compilation 即可。
Modelsim跑出下列Error，但不清楚問題出在哪裡
# Loading instances from AndOr_v.sdo
# ** Fatal: SDF files require Altera primitive library
# Time: 0 ps Iteration: 0 Instance: /AndOrTest File:
C:/altera/10.1/AlteraMyDesign/FPGA Program/VHDL/AlteraAndOrTest/AndOrTest.v
# FATAL ERROR while loading design
# Error loading design
# Error: Error loading design
# Pausing macro execution
# MACRO ./AndOr_run_msim_gate_verilog.do PAUSED at line 12
想請問各位大大是否知道答案否，從Opencore的Opensoruce也是一樣不能跑過
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