[問題] Drain-extended MOS layout畫法
各位好，想請教一個layout的問題
目前想將耐高壓元件整合於於0.18um製程中，因此想採用Drain-extended MOS的作法
參考一些研究的作法是將NMOS的drain端拉離gate一段距離，中間以Nwell連接
(PMOS則是drain與gate之間以Pwell連接)
我的畫法如下
http://ppt.cc/leQj
(我是直接叫一個MOS出來，把OD切開，並把drain端拉開之後加上Nwell)
在調整過nwell與其他部分間隔之後DRC已經可以通過
但是在跑LVS的時候，似乎一直無法辨識我的drain跟source
一直有missing connection的錯誤
想請問是不是畫法哪邊錯誤了？(是不是中間的well讓他找不到drain？)
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另外，這樣的MOS在size的判讀上會跟預期的不同
我是用W=1u、L=1u的size下去改
但跑LVS時他判斷我layout的NMOS size為W=0.5u、L=0.46u
PMOS則為W=0.5u、L=1.34u
不知道原因為何(layout上並沒有任何兩邊緣是這些距離)
後來是直接將跑LVS的SPICE檔改了size讓他可以match
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不知有沒有人可以教教我> <
非常感謝各位!!!
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