[問題] timing library的power是負的?

看板Electronics作者 (嘆)時間11年前 (2014/05/11 10:50), 11年前編輯推噓1(1推 0噓 9→)
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因為需要產生自己cell的timing library 就點開手邊有的timing library研究看看 timing library其實就是一個查表法 將input slew和output load作為X,Y軸 查出在這個條件下的power或delay(Z軸) 但我發現有些cell的power 在某些condition下是負的 delay是負的還可以理解(input還未到VDD/2時 output已經到了) power就想不到有什麼原因可以是負的? 不知有人了解其中原因 或是timing library中power的計算方法嗎@@? 謝謝! -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 220.137.66.161 ※ 文章網址: http://www.ptt.cc/bbs/Electronics/M.1399776613.A.798.html
推
05/11 11:09, , 1F
你power怎麼量的可以到變負的?
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05/11 11:10, , 2F
vdd/2這也只是一種作法而已
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05/11 11:10, , 3F
有時是input看20% output 80%
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05/11 11:11, , 4F
這時候delay要負的難度很大
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05/11 11:11, , 5F
還有我猜你是做high speed custom design
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05/11 11:11, , 6F
如果是的話自己做timing library只是浪費時間
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05/11 11:12, , 7F
有其他approach
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05/11 11:17, , 8F
我意思是看製程提供的.lib檔 不是我自己量的
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※ 編輯: sensitivity9 (220.137.66.161), 05/11/2014 11:17:26
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05/11 11:18, , 9F
呃不是耶@@ 我只是有自己lay的standard cell
05/11 11:18, 9F
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05/11 19:24, , 10F
可以參考一下opensource liberty的資料
05/11 19:24, 10F
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