[問題] verilog 時序檢查

看板Electronics作者tata123428 (掠痕寒星)時間11年前 (2014/05/10 13:28)推噓2(2推 0噓 2→)

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大家好，最近我正在學習verilog 時序檢查的部分像是$period 這個task 可以拿來檢查訊號的週期課本提到說如果訊號週期小於limit 就會violation 而我的問題是所謂的violation在程式上面呈現出來是甚麼情況呢? -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 122.100.114.55 ※ 文章網址: http://www.ptt.cc/bbs/Electronics/M.1399699713.A.F90.html

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Labazero

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