[問題] Verilog 如何將bit反接?

看板Electronics作者blueblance (賀!!真的失戀了)時間11年前 (2014/05/05 17:25)推噓4(4推 0噓 1→)

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請問各位如果我想要將一組Reg裡面的bit反接到另一個Reg裡面 EX: reg [7:0] exa reg [7:0] exb always @(posedge clk) if ( a == 1'b1) exa <= exb //這邊想要反寫有試過在定義的時候將exa 改成reg[0:7] 卻沒有反過來寫入請問怎麼樣寫會比較好呢? 感謝~~ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 60.251.199.110 ※ 文章網址: http://www.ptt.cc/bbs/Electronics/M.1399281922.A.88E.html

推

bbuc

05/05 17:37, , 1^F

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blueblance

05/05 17:40, , 2^F

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推

Labazero

05/05 18:12, , 3^F

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