[問題] FPGA中Verilink 問題

看板Electronics作者y210654z (wjh)時間10年前 (2013/12/10 19:11)推噓2(2推 0噓 8→)

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版上的各位大家好，最近用FPGA驗證電路，在使用Verilink的 EZIF interface 介面時遇到問題。在Matlab中使用 [ret ReadBuffer]=smMatVEX5(0,'Read',i); 上述的指令讀取FPGA結果時，如果運算量大到硬體要算超過5 sec以上才會把結果丟出來，Matlab 的命令視窗就會出現下面的錯誤: FIFOReadData time out(5 sec) Error in ==> ezIFV5 at 60 [ret ReadBuffer]=smMatVEX5(0,'Read',i); 請問可以把FIFO ReadData，5 sec的限制取消掉嗎? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.120.90.130

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michael6172

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推

kevinztw

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kevinztw

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