[問題] 運算放大器輸出端接MOS閘極的用意?

看板Electronics作者 (孤.獨.一.痕)時間12年前 (2013/11/08 10:21), 編輯推噓8(8推 0噓 6→)
留言14則, 9人參與, 最新討論串1/1
請教各位高手: 最近讀到OP的章節,也去網路下載了一些文章回來研讀, 發現有一種OP的接法會把OP的輸出端接到一顆MOS的gate, 然後再拉一條負回授的路徑回到輸入端. 我目前對於這種接法存在兩個疑惑: (1)請問一下這種接法的好處是甚麼呢?是為了改善甚麼特性嗎? (2)就我的認知,負迴授的OP輸出應該是一個很接近0V的電壓, 這種接法為什麼能work呢? 麻煩有相關經驗的人能指點一二,非常感謝!!! -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 122.147.248.242
推
11/08 10:48, , 1F
蠻典型的回授控制 負回授的點通常在電壓電流偵測
11/08 10:48, 1F
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11/08 11:19, , 2F
可是如果OP的輸出是0V,那這樣MOS不會關閉嗎?
11/08 11:19, 2F
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11/08 11:20, , 3F
因為我看到的電路是NMOS的gate接在OP輸出端,
11/08 11:20, 3F
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11/08 11:21, , 4F
負迴授是從NMOS的drain拉回OP的輸入,所以才覺得怪怪的??
11/08 11:21, 4F
推
11/08 13:53, , 5F
0V就會關閉. 回授那邊應該還有個負載或是電阻對電源
11/08 13:53, 5F
推
11/08 14:02, , 6F
很多負載定電流控制都是這樣做的
11/08 14:02, 6F
推
11/08 14:39, , 7F
輸出很接近0V? 你確定那是大信號嗎?
11/08 14:39, 7F
推
11/08 20:32, , 8F
聽起來像LDO
11/08 20:32, 8F
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11/08 21:08, , 9F
linear controller?
11/08 21:08, 9F
推
11/09 00:29, , 10F
OP的輸出不會是絕對值的0V
11/09 00:29, 10F
推
11/09 00:33, , 11F
regulator?
11/09 00:33, 11F
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11/09 12:16, , 12F
OP 的輸出不會是對地 0V。
11/09 12:16, 12F
推
11/11 07:52, , 13F
你這應該是LDO吧 穩壓器的接法
11/11 07:52, 13F
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11/12 09:07, , 14F
感謝各位的回覆,我用LDO找關鍵字找到了!!
11/12 09:07, 14F
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