[請益]Power MOS 關於gate charge waveform

看板Electronics作者 (在意，放手。重來。)時間12年前 (2013/10/13 00:11), 編輯推噓0(0推 0噓 6→)
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在參照 Power MOSFET spec. 內部相關動態參數時 其中之一為 "Qg,gate charge" 在參考相關驗證電路 其 VDS 端需給足 ID VGS 及給定 1mA 的 pusle current 因 PSU pulse trigger ,settling time 過長 故 採取 DC 1mA，再透過按鍵觸發方式改善settling time 問題 在 Drain 端串聯一組 電感 及 二極體 (故電感與二極體是並聯，diode 可消spike) 上述方法是參考 fairchild testing circuit 在針對 Cgs,Cgd 時其充電路徑皆有被建立，依上述簡易電路而言 但在 示波器 觀察到確是與 spec. 相差甚遠 (其 小於5nC; spec 則應大於 110nC) 請問小弟 是否有哪方面 考慮不周 or 遺漏之處 ?? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 111.251.246.28
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10/13 16:18, , 1F
你的dc可以hold在1mA?
10/13 16:18, 1F
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10/13 21:37, , 2F
1mA是透過advantest R6145內建 current mode 給予的，當然
10/13 21:37, 2F
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10/13 21:38, , 3F
其 limit voltage 就等同於 Vgs 嘍~~
10/13 21:38, 3F
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10/13 21:53, , 4F
那vgs的waveform 是像階梯嗎？
10/13 21:53, 4F
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10/13 22:57, , 5F
有啊，典型的Qg波形，只是目前不符合spec.
10/13 22:57, 5F
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10/14 14:18, , 6F
Ig可再小嗎，Q=IT,如電流再小時間沒變長，那就...
10/14 14:18, 6F
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