[問題] TSPC DFF 與 一般DFF(INV+TG) 問題
各位前輩大家好，小弟最近在研究D Flip-flop 的比較
環境設定: a.90nm process
b.clk = 1Ghz
c.hspice model
d.接成除二電路
想請問幾點問題
1.兩架構測出來的動態power，為什麼TSPC會比一般DFF小(clk=1Ghz)
理論上來講,TSPC為動態邏輯，動態POWER應該會大很多才是
把tspc DFF 拉高(3Ghz) 才會大於一般DFF的動態power (1Ghz)
2.TSPC還有甚麼缺點？(動態power大很多)
優點是速度快、delay小、只需一個clock、電晶體數量少（面積小？）
、靜態power小
3.既然速度快，power可以藉由電晶體擺法改善，
為什麼到目前為止沒有Standard cell 可以使用呢?
感謝大家回答!!
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