[問題] synthesis

看板Electronics作者inferior9527 (科科)時間11年前 (2013/05/31 23:12)推噓1(1推 0噓 3→)

留言4則, 4人參與討論串1/1

最近在用Verilog寫CPU電路， (p.s. 我的SRAM是直接用Memory Generator弄出來的) 碰到一個問題，就是模擬在RTL時都OK，但Desgin Compiler後，沒有Latch，沒有Timing Violation，但開nWave一看，結果都是XX，請問有可能是什麼原因造成的？先感謝各位高手回答！！ -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.112.252.211

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ptta

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TripleC

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推

wuhuhu

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