[請益] NC-Verilog的indexed part-select問題
以下是我把實際遇到的問題簡化後的樣子
module test;
reg [0:0] index = 0;
reg [0:-1] vector = 0;
initial begin
#1;
$display("%b", vector[index[0]+:1]);
end
endmodule
用NC-Verilog(版本11.10-s072)模擬後顯示為x不是0
但是用Icarus Verilog模擬出來結果卻是0
想請問版上高手是否indexed part-select這樣使用是behavior undefined或
implementation dependent?或者這是bug?
若把code裡vector的range改成[0:0]或者把index[0]的bit select去掉(即index)
則NC-Verilog模擬出來是變成0了
之前也因為類似的問題debug很久..
感謝
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05/27 23:00, , 1F
05/27 23:00, 1F
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