[問題] 寫 verilog 常常遇到的小問題
CLK Net:U0/counter_reg<0> may have excessive skew because
U0是一個block
counter_reg是一個register
counter_reg是一個累加器，是用來做除頻用的
寫code需要不同頻率的clk時，我就會用counter去產生想要的頻率，
然後再把它assign到對應的clk
例如在某個由CLK_1ms正緣觸發的block (寫法可能是 always @(posedge CLK_1ms) )
CLK_1ms 代表1kHz，差不多等於 counter_reg[24]
然後再這樣
wire CLK_1ms;
assign CLK_1ms=counter_reg[24];
我想問的是，這種寫法會導致一種WARNING，也就是文章一開始貼的那串
CLK Net:U0/counter_reg<0> may have excessive skew because
就這樣，because後面沒東西。
雖然就算不理這種WARNING，也還是可以跑出正確的function。
但還是想問問各位有沒有什麼解決辦法可以避免這種WARNING。
感謝
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