[問題] Verilog的assign問題

看板Electronics作者 (★)時間12年前 (2013/04/12 20:30), 編輯推噓1(1推 0噓 4→)
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請問一下 假設x有4 bits 要怎樣寫才能只改前兩個bits或後兩個bits? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 1.34.211.19
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04/12 21:24, , 1F
x & {1,1,a,b} a和b為你想要改變的值
04/12 21:24, 1F
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04/12 21:51, , 2F
那有辦法前面兩個bits不要指定嗎?
04/12 21:51, 2F
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04/12 21:52, , 3F
我想要先改前面兩個再改後面兩個
04/12 21:52, 3F
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04/12 23:16, , 4F
已經可以了~~~ 謝謝你!
04/12 23:16, 4F
推
04/12 23:56, , 5F
x[3:2]=2'b01; [如果你是little endian的話]
04/12 23:56, 5F
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