[問題] DC met, but PT violated
請問我用design compiler synthesis, report timing都是met
但是用prime time pre-STA, 卻violated
相同的path, prime-time所報出來的cell delay就是比design compiler大
請問各位前輩, 這種狀況, 是應該回頭把DC的constraint設更緊
讓primetime met嗎？
感謝！
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 114.43.201.90