Fw: [問題] 如何用CPLD作出clock delay
※ [本文轉錄自 NEMS 看板 #1HK5vHKA ]
作者: CCMAKE (NNNN) 看板: NEMS
標題: [問題] 如何用CPLD作出clock delay
時間: Mon Mar 25 22:25:18 2013
如題~~
目前碰到個問題
需要做個可以調整skew的clock delay電路
輸入的clock可能是幾百KHz到 100MHz
希望輸出的clock可以依照user控制
往前/往後做shift
且希望每個shift的stepping是大約1ns
老闆希望用CPLD來作
目前想到的方法有
1. 除了input的clock外
再外灌一個1GHz的clock
去組合出需要的各種delay波形
但是1GHz的clock source 電路設計上可能會比較容易有問題
板子上的訊號也容易干擾
2. 利用CPLD理面的BUF 去做delay
利用串接的數量來決定delay的長短
這個方法可能比較直接
但是得到的delay可能不是很穩定 且會隨著chip而變動
3. 選用高級一點的FPGA
用理面的PLL或是DCM之類的電路
去倍頻到ns等級
再用這個clock去跟原本的clock組合出delay的波形
這個方法應該跟市面上販售的"programmable clock skew buffer"作法一樣
缺點是需要用到有IP CORE的FPGA
且delay的大小跟input frequency有關
沒有辦法作到任意input都有相同的delay
想請教各位大大
有沒有做過類似的東西
可否給小弟一些意見
要怎麼樣作會比較好呢?
謝謝 ^^
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※ 轉錄者: CCMAKE (114.45.56.253), 時間: 03/25/2013 22:35:35
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