[問題] 2-stage OP 接成TIA使用的問題

看板Electronics作者 (夕風)時間13年前 (2013/02/08 19:29), 編輯推噓2(2推 0噓 26→)
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http://ppt.cc/w3TA 上圖是電路架構 打算應用在MEMS的front end電路 功能是作為震盪器的sustaining amplifier 先簡單描述一下電路各部分的作用 MB1-MB4和R是Vt Reference Current source 產生兩個電位給我的OP使用 分別是MB2和MB4的GATE MB2的GATE偏壓MC那顆MOS操作在triode region作為TIA的電阻 MB4的GATE偏壓後面differential pair的電流源和第二級的CS VDD=1.8V M1的GATE為INPUT 打算偏在VDD/2 VG2固定在VDD/2 INVERTER和M13是Vt Reference Current source的start-up circuit M1-M5是differential pair input, M6-M7是CS 因為要讀的訊號本身就在震盪而且頻率很低(10K) 所以這個OP不需要補償 目前遇到的問題是 1.當我接上MC來做為一個電阻實現TIA時 M1-M2 M3-M4會變得較不對稱 導致第一個STAGE的OUTPUT(M4的DRAIN)電壓會幾乎訂死在89X mV 而M3的DRAIN正常在6XX mV M4的DRAIN訂死在89X mV 過高的問題 造成M7的Vov會大得太誇張(Vov~400mV) 而我必須讓M7的(W/L)<<1才能正常操作 這樣會有什麼問題或缺點嗎? 是否能解決? 2.由於M7的W/L被限定 我最後的OUTPUT(M7的DRAIN)變成在600mV 上不去 原先預計是想要訂在VDD/2=900mV的 現在這樣大概不能用 或許改變M6-M7那一路的電流值是一個辦法 但我在想有沒有其他的方法? 3.由於應用上需要較低的輸入和輸出電阻 可能在目前這個架構輸出的地方再接一級source follower 如此一來或許我可以讓最後的OUTPUT偏在VDD/2而不受限於M7的DRAIN電壓 但又想到一個問題 版上最近好像有人問 但又有些不同 在這邊問一下 假設我最後成功讓OUTPUT偏壓在VDD/2了 但假設某個元件會飄移+-10% 例如圖中的R 我模擬發現當他飄 我OUTPUT偏壓在VDD/2就完全跑掉了 有沒有辦法能夠固定OUTPUT的偏壓點不會飄掉? 暫時就這些問題 敬請各位版友不吝指教 感激不盡 -- 只准自己打炮 不許他人擦槍 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.113.169.170
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你的M1 gate跟M4的drain電壓本來就設計的不一樣 這時候你用
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電阻去接起來 偏壓自然會跑掉
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另外 你接的迴授是正迴授 是不穩定的 你應該要把電阻一端
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接到M7的drain端才正確
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但因此你可能會需要補償電容以及消除右半平面零點的技巧
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是的 我知道VG1=\=VD4 但沒接MC之前相差約200mV 想說
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接起來可以讓MC的VDS~VDS,sat
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目前不需要考慮此OP的穩定性 因為我的應用本來就是接震
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盪 所以不需要Cc電容補償 也不用讓Cc電容串一個R消zero
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不過正回授這個觀點讓我釐清另一個問題點 非常感謝您!
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順帶一提 我本來就打算讓第一級作TIA 第二級只用於放大
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你的電阻並不會流static current,因此你必須設計Mc的gate電
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壓使得vgs=vt才有機會讓bias如你所預期 但因為你接成正迴授
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輕輕一飄 bias就跑掉了
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推
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至於你的第三個問題 目前你所選定的架構output bias會飄是
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可預期的 但如果你可以保證訊號夠小所以放大後的訊號不會
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失真或者是你只想要把第二級當作比較器來用 其實就沒甚麼關
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係了 但你需考慮後級處理的問題 否則就要考慮使用op
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feedback的方式 利用virtual ground來鎖住output bias
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推
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接成TIA本身就是FB 要加減確認一下PM八
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利用virtual ground來鎖住output bias這點我想請教 所
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謂的虛短路 是建立在gain和輸入電阻趨近無限大 但今天
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我第一級已經接成TIA 輸入電阻已經變小許多了 如此還能
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適用於virtual ground鎖住output bias嗎?
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02/20 11:22, , 25F
個人認為,要確保TIA的驅動能力是足夠的(OP操作在正常區間)
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則虛短路成立,但會有些許offset,端看能否接受
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08/13 19:36, , 27F
但因此你可能會需要補償 https://muxiv.com
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09/17 23:29, , 28F
你的M1 gate跟M https://daxiv.com
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