[問題] verilog [msb:lsb]問題

看板Electronics作者 (nobody)時間13年前 (2013/01/21 18:36), 編輯推噓2(2推 0噓 1→)
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reg [msb:lsb] variable; reg [3:0] a; 4bit reg [4:1] b; 4bit 請問[4:1] 這個宣告的用意是什麼? 為什麼lsb不從零開始? 我看教科書 通常都是從零開始 謝謝回答 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 60.248.26.247
推
01/21 19:36, , 1F
都可以，用的順就好。
01/21 19:36, 1F
推
01/21 22:30, , 2F
如果有用到generate/for的場合, LSB從1開始寫起來比較簡單
01/21 22:30, 2F
→
01/22 08:13, , 3F
了解 謝謝兩位的回答
01/22 08:13, 3F
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