[問題] 用於pipelined-sar adc之MDAC和糾正電路
各位前輩好~
小弟目前在做 pipelined-sar adc
但現在有一個問題一直困擾著我
就是有關 pipelined-sar adc 要使用的 digital error collection
在 A SAR-Assisted Two-Stage Pipelined ADC 裡面這篇 paper 有提到
傳統的架構裡面，第一個 stage 是 6bit
那 MDAC 放大倍率就是 2^(6-1)=32 倍
這邊對於他少放大兩倍之後電路的實作我一直找不到相關paper的介紹
我目前只知道在 pipelined adc 裡面，假設第一個 stage 是 2bit
那 MDAC 會放大 2^(2-1)=2 倍，防止放大之後超出範圍
並且利用 1.5bit/stage 來 overlap 一個bit
加上 digital error collection 重疊1個 bit 相加就可得到結果
但目前我自己有看到的 pipelined-sar adc
都只有像上面提到的那篇 paper 寫的那樣
放大 2^(N-1) 倍，來防止放大之後訊號超出範圍
並且得到1 bit 的 redundancy
但是這方法所採用的 digital error collection 要如何實現都沒有看到介紹
所以想請板上各位前輩替我指點迷津
或介紹我一些相關書籍、paper 讓我去參考
謝謝各位
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