[問題] VHDL V.S verilog

看板Electronics作者 (閃亮亮)時間13年前 (2012/11/24 15:59), 編輯推噓1(1推 0噓 2→)
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想問一下各位 對於硬體控制的語法 是使用verilog 或是VHDL 在時間有限的情況之下 是兩者都學? 還是選擇哪一樣較佳? 兩者都是相似的東西嗎? 學哪一種對之後的CPLD 或是 FPGA 架構會比較有效或是利弊? 因為走的是機械控制 才剛學不是很清楚這方面的資訊 感謝解答! -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.137.2.6
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11/24 19:24, , 1F
你先學會一種之後再去學另外一種就很容易理解了
11/24 19:24, 1F
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11/25 11:04, , 2F
verilog比較簡單
11/25 11:04, 2F
推
11/28 10:45, , 3F
台灣學verilog就夠了
11/28 10:45, 3F
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