[問題] PLL經除頻器後的JITTER
一個PLL
經過除頻器降頻後的r.m.s.JITTER
從網路的資訊來看有兩種說法
一種
如http://cktsim.org/Analysis/PLLnoise+jitter.pdf 下方
除N倍是經由輸入訊號N次的累積
所以是VCO OUTPUT的N^(1/2)倍增加
另一種從頻域的觀點
如http://www.maximintegrated.com/app-notes/index.mvp/id/3359
線性系統的觀念來看
經除頻器的PSD會降低N^2倍 而頻率本身降低N倍
由網站上求JITTER的公式 積分過後
除頻器的JITTER應該會跟VCO OUTPUT差不多(不考慮DIVIDER本身NOISE)
想問看看
這兩種看法是有什麼差異 我沒注意到
還是哪個看法是比較有問題的?
謝謝
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.113.218.241
推
11/24 16:10, , 1F
11/24 16:10, 1F
→
11/24 16:11, , 2F
11/24 16:11, 2F
推
02/24 01:24, , 3F
02/24 01:24, 3F