[問題] verilog inout port寫法
想請問一下verilog的寫法
在我自己的電路"TOP"有一個inout port(HDATA)，由HWRITE控制，
HRDATA為內部的output pin，HWDATA為內部的input pin，我的寫法如下
assign HDATA=(!HWRITE)? HRDATA : 32'hzzzzzzzz;
always @ (negedge HWRITE) HWDATA<=HDATA;
在testbench的寫法如下
assign HDATA = (HWRITE)? HWDATA : 32'hzzzzzzzz;
遇到的狀況，在HDATA為輸入時，看testbench的HDATA是有值的
但是看TOP的HDATA一直維持高阻抗，也就是說我要把值送給我的電路
可是我的電路維持高阻抗沒有餵進去，導致電路無法運算
是我的寫法哪裡有問題? 謝謝!
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謝謝樓上的指教，目前問題已經解決了，我的PAD元件選錯，導致我沒辦法寫值到電路裡!
※ 編輯: lone3300201 來自: 140.116.216.51 (10/17 15:38)