[問題] Verilog轉SP檔

看板Electronics作者時間13年前 (2012/10/04 16:09), 編輯推噓1(1推 0噓 7→)
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最近利用Design Compiler產生Verilog檔轉成SP檔 可是在跑Hspice時出現一堆DC所產生的模組找不到的情況 想請問一下是我在DC的過程中漏掉甚麼嗎? 或者是SP檔中少include東西? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.118.121.137
推
10/04 19:32, , 1F
warning message? 要掛上stdcell的sp檔
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10/04 21:52, , 2F
謝謝你的回答 那我來找找stdcell的sp檔
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10/05 23:34, , 3F
不算是stdsell的sp檔，而是你合成之後跑sim所include
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的那一個stdcell的verilog檔，將他轉成sp檔，在和你的
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SP檔一起給HSPICE
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10/07 02:21, , 6F
難怪我用stdcell的verilog檔拿去轉sp檔會出一堆warning
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10/07 02:23, , 7F
出現warning的model都轉失敗 這是第一次做混和訊號
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10/07 02:24, , 8F
看來還需要多加強
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