[問題] 新手請教Verilog波形如何驗證？

看板Electronics作者 (呵)時間13年前 (2012/09/29 10:25), 編輯推噓1(1推 0噓 7→)
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各位大大好 小弟學過Logic design, Computer organization & architecture等等 但對verilog是新手， 不知道在clock波形跑了上百個或上千個時， 如何驗證output波形是正確的？不知道有高手可以指點迷津嗎？ -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 111.251.194.22
推
09/29 16:55, , 1F
寫testbench 丟到模擬軟體跑 可以跑出波形
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testbench要寫成有自我檢測的能力 光看波形的話也不知哪錯
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成千上萬個cycle一個一個慢慢確認也不知要看到甚麼時候
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請問如何寫呢？ 大大可以給個範例檔例嗎？ 感謝~~ ※ 編輯: felix7366 來自: 111.251.210.212 (09/29 21:41)
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比如加法器 testbench除了送輸入進去外 還可以順便比對輸出
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將標準答案與電路答案做比對 標準答案可以是你事先算好的
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也可以在testbench中用behavior code計算出來
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可以參考一下IC設計競賽給的testbench
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感謝lovepy大大的指點~~
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