[問題] verilog合成有latch...
想請問板上高手們
有沒有其他的問題會導致latch的阿?????
因為我很確定我 if ,else if,else 或是 case,default,endcase都有寫
可是合成完卻跟我說我有latch....
if(seq_numb==1 && shift==0 && count==1) begin
X2=X1;
Y2=Y1;
Z2=Z1;
end
else if(seq_numb==2 && shift==0 && count==1) begin
sum=((X2-X1)*(X2-X1))+((Y2-Y1)*(Y2-Y1))+((Z2-Z1)*(Z2-Z1));
seq_numb=1;
end
else sum=1'bx;
這是部分的程式碼(syn.log說X2,Y2,Z2有latch 這是我唯一X2,Y2,Z2有變化的地方)..
想請問這邊有問題嗎? 還是我條件寫太多????
還是我if和else if裡面寫錯?
這是我第二次寫verilog而已...只有c語言的概念這樣..
如果這邊沒有錯的話 我會再附上別的地方的code
有請高手幫忙一下 感激不盡m(_ _)m
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