[問題] quartus II timing問題

看板Electronics作者 (ZALYBAR)時間13年前 (2012/07/30 20:08), 編輯推噓1(1推 0噓 0→)
留言1則, 1人參與, 最新討論串1/1
軟體: Quartus II 11.0 目標: 在FPGA上實現一個adder-tree 問題描述: 我在adder-tree的輸入和輸出都加上flip-flops 在compile之後我利用TimeQuest Timing Analyzer去report timing 發現slack為負的路徑在輸出的地方 例如: slack From_Node To_Node -2.071 Y[2]~reg0 Y[2] Y為我的輸出 但最長路徑不是應該要出現在adder-tree嗎? 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.113.225.144
推
08/16 00:41, , 1F
PAD到reg之間，搞不好比你的adder tree delay還長
08/16 00:41, 1F
‣ 更多 ZALYBAR 的文章
文章代碼(AID): #1G5dagND (Electronics)