[問題] S/H 電路波型

看板Electronics作者 (神采飛揚)時間12年前 (2012/05/23 17:40), 編輯推噓9(9推 0噓 14→)
留言23則, 8人參與, 最新討論串1/1
我前幾天有在板上 PO 過問題文，當時版上大大給我的建議是去更改 sample rate. 我使用的 S/H 電路是 Baker 書上的這個電路：http://i.imgur.com/AoBeU.jpg
OP 採用 0.18製程。 VDD 是 1.8V。Cs = Cf = 500f，OP 的 input common voltage = 0.8V 這顆　ＯＰ　是要用在一個 12bit Pipelined ADC 上面的。 Spec 是 91.3dB 的 DC Gain ，535 MHz 的 Bandwidth. 目前我的輸入訊號是 VCM = 0.8V , 震幅 0.2V 頻率 1M 的 sin 波。 正端輸入跟負端輸入 sin 波反向。 Sample clock 速度是 100MHz 目前的輸入輸出波型是：http://i.imgur.com/8cTXM.jpg
以差動來看，輸入輸出波型是：http://i.imgur.com/WJKBU.jpg
我知道這個波型一定是錯的，但是我目前不知道原因在哪裡..... 我目前想到的可能性是 DC 飄掉或是 OP 設計不好。 可以請各位先進給我一點建議或指導嗎?　　非常感謝。 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.117.176.237
推
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你看一下每個t0~t1的階段你的Vo是不是Vcm?
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我懷疑飄掉了
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Vo+ 大約在 835~840mV Vo- 大約在 817~820mV
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所以我必須要重新設計嗎.....(倒
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在 t0~t1時，Vo 會有變動耶.....上上下下的這樣...
05/23 18:42, 5F
我的電路架構是這樣： 整個 OP：http://i.imgur.com/Vyx75.jpg
兩個 Boosting Amp：http://i.imgur.com/mY7sn.jpg
CMFB ：http://i.imgur.com/OtKll.jpg
想請問一下這有可能是哪裡出問題呢? 感謝!!! ※ 編輯: ceaserman 來自: 140.117.176.237 (05/23 18:48)
推
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建議檢查一下timing,因為輸出擺服似乎有到(zoom in)才知道
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如果OP的輸入誤差很小的話(幾uV~幾mV)那OP應該有動
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我猜是timing的問題,請問有non overlapping嗎?
05/23 22:20, 8F
這是電路輸入端與輸出端重疊的波型圖：http://i.imgur.com/9Yn0V.jpg
zoom in :http://i.imgur.com/VXQxh.jpg
OP 輸入端重疊的圖：http://i.imgur.com/dX1Z5.jpg
zoom in :http://i.imgur.com/ngtaI.jpg
※ 編輯: ceaserman 來自: 140.117.176.237 (05/23 23:10)
推
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你確定你的OP可以work嗎?= =
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推
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你的op在open-loop的時候是否正常操作?
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推
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然後我看不太懂input跟Icascode那裡的biasing
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如果很難debug，一定要先把OPAMP換成behavior
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先去除OP設計不當的問題，確定這個S/H ckt應該有的waveform
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再來看是不是OP的問題
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推
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基本上S/H本身沒問題(我推過)，但是他的OP我猜有很大
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問題
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推
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S/H為啥要乘二?
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推
05/25 13:49, , 18F
看你後面補的四張圖 感覺像是OP沒有正確運作 檢查一下OP吧!
05/25 13:49, 18F
推
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1.先試試看低速clock SHA能不能動 2.直覺是CMFB的時脈出錯
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你沒列PM 不過負載這麼大又要100MHz OP頻寬看起來不太夠
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還有3. clk2的時候(sampling)OP的輸入要接到vcm
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你沒列PM 不過負載這 https://noxiv.com
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你的op在open-l https://daxiv.com
09/17 23:20, 23F
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