[問題] SR LATCH SR FLIP-FLOP

看板Electronics作者 (KKKKKK)時間13年前 (2012/05/04 21:50), 編輯推噓3(3推 0噓 6→)
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請問各問先進 SR LATCH http://en.wikipedia.org/wiki/Sr_latch#SR_latch 跟SR FLIP-FLOP http://thalia.spec.gmu.edu/~pparis/classes/notes_101/node115.html 怎網路上去找 都是同一個電路? 另外 請問 怎區分SR FF是positive triggered or negative triggered? 感激不盡!!! -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.113.150.96
推
05/04 22:08, , 1F
edge-triggered ff才是你概念中的那種
05/04 22:08, 1F
推
05/05 03:54, , 2F
廣義來說 bistable circuit = flip-flop
05/05 03:54, 2F
推
05/07 04:03, , 3F
現在比較一般的說法是 latch=level sensitive
05/07 04:03, 3F
→
05/07 04:04, , 4F
flip-flop=edge sensitive
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05/07 04:04, , 5F
level sensitive可以是輸入信號(set/reset)為high或low
05/07 04:04, 5F
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05/07 04:04, , 6F
則output會產生相對應的變化
05/07 04:04, 6F
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05/07 04:05, , 7F
edge sensitive則是 輸入clock信號有rising/fall edge時
05/07 04:05, 7F
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05/07 04:05, , 8F
(就是edge的那個moment) output=input
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05/07 04:06, , 9F
你的那個wiki看過一遍大概就會知道了
05/07 04:06, 9F
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