[請益] 跑GATE_LEVEL Simulation 有glitch 問題

看板Electronics作者 (孤寂惡魔)時間13年前 (2012/04/30 20:20), 編輯推噓0(0推 0噓 2→)
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小弟在工作站用Design Vision 合出gate_level後，再用ncverilog做模擬時跑出glitch問題， 不知道要如何解決，懇請大家提供意見 訊息如下: Warning! Glitch suppression Scheduled event for delayed signal of net"dD" at time 111736369 PS was canceld! File: ./tsmc18_neg.v, line = 10070 Scope: jpeg_top_tb.UUT.u19.u14.u13.u1.V_temp_11_reg_0_ Time: 111736205 PS 希望版上的人能給點方向 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.134.37.137
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04/30 21:53, , 1F
合成時有用到wire-load model嗎?
04/30 21:53, 1F
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05/03 22:31, , 2F
感謝你的回覆!寄信去CIC後才知道那是可以忽略的XD
05/03 22:31, 2F
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