[問題] 關於設計inverter chain

看板Electronics作者 (緲鶩)時間14年前 (2011/11/02 19:09), 編輯推噓6(6推 0噓 10→)
留言16則, 7人參與, 最新討論串1/1
目標是在100MHz下的transient response inverter chain的delay time=(Tpdh+Tpdl)/2要達到2ns with 2p load 用.35製成run hspice 我的作法是 先設計第一階的inverter 從理論N=3，time delay會是N=1時的15/65倍 所以如果要在N=3時要有2ns的delay，那麼N=1的Tphl+Tplh莫約20ns 設計完第一階的inverter後看在有2pf load下的Cin1 帶f^N=(Cload/Cin1) with N=3，算出f 最後根據f做CMOS的sizing 但結果跟預想的完全不一樣 不管怎麼調delay始終不超過1ns 請強者幫我解答一下 感謝QQ -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 1.169.160.155
推
11/02 23:09, , 1F
所以你的意思是你的delay太小？
11/02 23:09, 1F
推
11/02 23:46, , 2F
你該不會在上114EE的VLSI吧.....
11/02 23:46, 2F
→
11/03 00:19, , 3F
回樓上 是的@@
11/03 00:19, 3F
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11/03 00:25, , 4F
想問一下我這樣的設計思考流程有沒有錯誤@@?
11/03 00:25, 4F
推
11/03 00:37, , 5F
根據以往經驗，size到最後都是亂試湊出來的。 delay不夠
11/03 00:37, 5F
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11/03 00:38, , 6F
就把L加大或W縮小，至於要增減多少、調整哪幾顆，都是
11/03 00:38, 6F
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11/03 00:39, , 7F
try&error累積感覺做出來的
11/03 00:39, 7F
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11/03 00:45, , 8F
跟調類比電路好像 = =
11/03 00:45, 8F
推
11/03 00:46, , 9F
對啊，調這大該只會有個方向和範圍，很少有單一數學解讓
11/03 00:46, 9F
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11/03 00:47, , 10F
你一調就通通符合SPEC
11/03 00:47, 10F
推
11/03 09:01, , 11F
應該是trail and error
11/03 09:01, 11F
推
11/03 21:48, , 12F
你就L調大 W調小應該可以吧?
11/03 21:48, 12F
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11/04 00:23, , 13F
是可以跑寄生電容的曲線擬合找近似曲線..但為了這個...
11/04 00:23, 13F
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11/04 00:24, , 14F
何必呢...調一調沒多久就可以用了卡實際啦...
11/04 00:24, 14F
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08/13 19:18, , 15F
是可以跑寄生電容的曲線 https://muxiv.com
08/13 19:18, 15F
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09/17 23:12, , 16F
你一調就通通符合SPE https://daxiv.com
09/17 23:12, 16F
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