[請益] 數位電路加入DFT時 測試覆蓋太低 怎麼辦?

看板Electronics作者 (小志豪)時間12年前 (2011/10/18 10:30), 編輯推噓1(1推 0噓 4→)
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我目前剛是一位研究生 最近在做數位晶片下線的流程 由於必須加入測試電路 所以剛開始碰DFT 但是目前碰到加入的測試電路 test coverage 測試覆蓋率只有28%但CIC要求要90%以上 想請問是否有經驗的大大可以 提供一些可能的解決方案 感謝大大 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.135.9.80
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把你所有的macro和memory加上個wraper把scan時把input導到
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output去應該可以增加很多。
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推
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Cic 要求的是Fault Converage喔！
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bakerly 大大 可以舉個例子嗎? 是在netlist 裡的memory
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敘述哪個in接out? 還是在DFT的comand描述scan chain接法?
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