[問題] CMOS schmitt trigger 設計(已解決)

看板Electronics作者 (嘆)時間12年前 (2011/10/08 19:16), 編輯推噓1(1推 0噓 8→)
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最近作業部份要設計schmitt trigger 用的電路圖如下 http://ppt.cc/Ztv7 題目Spec有要求V+ V-的值 我參考Baker寫的CMOS: Circuit Design, Layout, and Simulation Chapter 18 V+調整 最靠近GND那顆NMOS(稱為M1) 和 Ouput接到Gate那顆NMOS之間的 Width(稱為M3)比例 V-調整 最靠近VDD那顆PMOS 和 Ouput接到Gate那顆NMOS之間的 Width比例 但是我代入式子完 Run Hspice時 V+一開始是0.55V 我固定M3的Width 開始調整最靠近GND那顆NMOS的Width 但調整到某個值附近 只要調高幾nm V+就提高到0.65V V-也是一樣的Case 從0.45V 變成 0.35V 不管怎麼Tune 永遠都是這兩種Case 想請問有這部份經驗的版友 該如何解決這問題呢? 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 61.62.110.128
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10/09 01:33, , 1F
M1有沒有跟M2匹配?我建議是M1跟M2一樣size不動,調小M3的寬
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10/09 11:21, , 2F
我是參考資料 M2 M3的電流都要流到M1 所以我M1 Width
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10/09 11:22, , 3F
比M2大 固定M1 M2 調M3我也試過 不過也是一樣@@
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推
10/09 14:01, , 4F
欸 如果我沒記錯的話 V+ V-應該是靠output那兩個接回去的
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10/09 14:02, , 5F
PMOS跟NMOS調整 那兩顆是拿來positive feedback用的
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10/09 14:04, , 6F
他們的W/L越大 PFB越強 V+ V-就越寬 (越bistable這樣)
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10/09 14:06, , 7F
嗯嗯 樓上說的沒錯 推導式子是 V+和W1/W3相關
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10/09 14:07, , 8F
W1/W3越低 V+就越大
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10/13 09:18, , 9F
結果是DC sweep掃得不夠密　導致誤判圖形
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