[問題] DV合memory後的timing問題

看板Electronics作者 (dyblin)時間14年前 (2011/10/07 16:43), 編輯推噓1(1推 0噓 5→)
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圖檔: http://dl.dropbox.com/u/44437930/timing.png
下CLK的constraint:create_clock -period 2 CLK DV合完RF1SH的memory後timing的資訊很奇怪 arrival time=0 但看critical path落在Address蠻正常的 不知這樣的timing是對的嗎? -- -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.117.168.132
推
10/07 17:32, , 1F
critical path的定義是input至FF的D端，這級FF的Q
10/07 17:32, 1F
→
10/07 17:33, , 2F
至下級FF的D，以及FF的Q至output，您的report抓出
10/07 17:33, 2F
→
10/07 17:34, , 3F
critical path是落在input(A)至FF的D(R0/A)無誤
10/07 17:34, 3F
→
10/08 01:26, , 4F
所以如果memory size更大 就有可能arrival time>0了?
10/08 01:26, 4F
→
10/08 08:20, , 5F
不會，因為你沒給A[0]input delay, 所以從A[0] 到R0/A[0]
10/08 08:20, 5F
→
10/08 08:20, , 6F
永遠會是0
10/08 08:20, 6F
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