[問題] verilog寫法的差別比較!?
想請問一下關於verilog程式碼電路合成的差別
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always(posedge clk)
begin
if(~rst)....
else ...
end
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always(posedge clk)
begin
if(rst)....
else ...
end
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上面兩段程式碼的差別僅在於rst的部份~~
想請問用rst或~rst這兩種去寫有什麼差別嗎??(合成實體電路後...消耗功率?面積大小?)
因為看到蠻多都是用~rst的方式來寫
而本人一直都是用rst
雖然最後功能都會正常....但還是想知道為啥蠻多人都是用~rst的方式來寫?(單純習慣?)
先謝謝各位不吝嗇提供所學!!
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10/06 11:55, , 1F
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