[問題] verilog case table

看板Electronics作者Ohwil ( )時間14年前 (2011/09/26 15:03)推噓0(0推 0噓 0→)

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在verilog中我有自產生的case table想換成gate operation 類似邏輯設計所學的化簡 11bit int 14bit out 大概一千多行有些有dont care 有什麼方法嗎? 用另外程設的方法也行還是不管他呢? 感謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 211.23.86.187