[問題] sigma-delta PLL問題

看板Electronics作者 (gg)時間14年前 (2011/09/10 09:29), 編輯推噓0(0推 0噓 3→)
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各位好,小弟目前在做分數型PLL的DSM部分,遇到一個問題,請參考下面網站 http://0rz.tw/YFvqv 的PDF第56頁 關於三階DS調變器,加法器的輸出,應該是O2加上O2的2補數結果,但我不清楚為什麼下面 表格會有四種狀況?O2的結果只有0或1,那照理說應該只會有個對應一種狀況... 另外一個訊號經過1/z的結果是做2補數嗎?錯誤請各位幫忙更正...非常感謝!!! -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 218.173.164.156
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09/10 09:44, , 1F
首先解釋訊號經過1/z表示訊號延遲一個週期 因此A點輸出是O2
09/10 09:44, 1F
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09/10 09:46, , 2F
減掉前一個週期產生在O2的訊號 1bit減1bit所以A是3bit表示
09/10 09:46, 2F
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09/10 09:50, , 3F
抱歉講錯 修正上句 1bit減1bit所以會有四種情況
09/10 09:50, 3F
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