[問題] Layout一些問題

看板Electronics作者 (chuckie)時間12年前 (2011/09/08 13:11), 編輯推噓2(2推 0噓 4→)
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請問layout畫完之後 如何把內部寄生的電阻電容顯示出來？ 想請問步驟是如何呢？ 謝謝... -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.113.236.27
推
09/08 13:56, , 1F
extraction, post layout simulation
09/08 13:56, 1F
→
09/08 15:19, , 2F
請問樓上這選項是在哪？...
09/08 15:19, 2F
推
09/08 17:59, , 3F
先做完LVS後，作xRC的樣子（很久沒碰忘了）
09/08 17:59, 3F
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09/08 18:00, , 4F
laker/cadence可能會用不同的名稱，但是去看功能都是
09/08 18:00, 4F
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09/08 18:00, , 5F
extract R,L,C
09/08 18:00, 5F
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09/08 23:18, , 6F
cadence的話在LVS下面一個
09/08 23:18, 6F
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