[問題] 請問一下數位合成電路

看板Electronics作者時間14年前 (2011/08/14 12:03), 編輯推噓1(1推 0噓 3→)
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現在用寫好的tcl file合成一個位數電路 透過design compiler作合成 將verilog synthesis 成電路 發現產生的 xxx_syn.v 檔案中 有一個wire的命名為 \abc[3] 就是出現反斜線 這樣的狀況正常嗎 還是要如何解決呢? 請各路高手幫幫忙 :) -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 123.204.190.157
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那是正常的，不過最好去掉它。好像一些舊ARP tools不支援
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escaped identifiers。
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　　　　　　　　　　　　　　　　　　　 APR tools
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