[問題] 關於VHDL指令問題
我是剛學2週VHDL 因為專題而摸這個
目前只有做出簡單的CORDIC 算cos sin
雖然寫完這個 但對vhdl還是不怎麼熟
相對於Verilog 的wire reg
VHDL有signal variable
Verilog很好了解 但VHDL呢
搞不太懂這2者的差別，翻了學校圖書館的7.8本中文書，每本的說得差不多
一樣少，
實作上，除了variable只能在process存在，signal給值會有小小延遲，而variable不會
目前小弟只知道這樣 還有 signal不能assign給variable值以外 實在不是很了
他們的差別，以及合成之後的樣子
另還是不太懂 component function precedure 差別
compoenet是常常用到，可是另２個就不知道了
另 把一個東西拆出來寫成component 合成出來體積會改變？
有時候會覺得拆得好像太詳細
EX 某個元件對他輸入先做處理才輸入此元件 這時會有把處理過程寫進那個元件
還是拉出來呢????
就這樣了 感謝大大耐心看完我的問題
另...問個問題 我可以用10進制assign給logic vector嗎??
ex. vector (4 downto 0) 給他10 他會變成 "01010"這種之類的
我用過給16進制,好像不會自動補零 會說element不對
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