[問題] verilog 一些問題

看板Electronics作者 (象棋找我局時5分)時間15年前 (2011/03/19 00:56), 編輯推噓1(1推 0噓 2→)
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verilog module裡面宣告的reg 有辦法實現一個cycle裡面同時當read(output)跟write(input)嗎 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.114.206.144
推
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只跑simulation應該可以
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03/19 02:47, , 2F
一個在正緣做另一個在負緣做的話行嗎??
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可以，不過read new_data, old_data要定義清楚
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