[問題] VLSI問題

看板Electronics作者 (agan)時間13年前 (2011/02/24 19:02), 編輯推噓0(0推 0噓 4→)
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題目是 A 3-input majority gate returns a true output if at least two of the inputs are true. A minority gate is its complement. Design a 3-input CMOS minority gate using a single stage of logic. 想請問 為什麼解答是這樣 http://tinyurl.com/4bz6vr3 上下拉電路不是應該相反嗎? 為什麼解答不是這樣? 謝謝大家 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.121.136.111
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02/24 20:08, , 1F
因為(AB+BC+AC)'=(A'B'+B'C'+A'C') --- De Morgan's Law
02/24 20:08, 1F
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02/24 20:10, , 2F
換句話說 如果直接上下相反會得到 (A'+B')*(C'+A'B')
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02/24 20:11, , 3F
這個Boolean Function跟 A'B'+ C'(A'+B')是等義的
02/24 20:11, 3F
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02/24 20:12, , 4F
結論就是 你把直接上下相反的電路 整理一下就會得到解答了
02/24 20:12, 4F
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