如何把模擬的結果 dump出來 !

看板Electronics作者 (黑豆)時間15年前 (2011/02/23 17:20), 編輯推噓1(1推 0噓 3→)
留言4則, 3人參與, 最新討論串1/1
請問 寫完 .v 檔 用 verilog 和 testbench compiling 完 (RTL level) 要如何把結果 dump 出來成文字檔 或 LOG檔 因為要把結果轉回10進制用matlab畫圖出來....... -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.120.90.202
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02/24 03:47, , 1F
如果有相關軟體可以裝的話 Google一下dump .vcd or .fsdb
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推
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如果要把輸出波型轉成文字可用 $fdisplay
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$fdisplay用法類似C的printf
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02/24 12:53, , 4F
嗯嗯~ 我試試看! 謝謝^^
02/24 12:53, 4F
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