[問題] STA 分析 latch path 的問題
我有個電路架構是 ram -> latch -> reg
其中 ram 是反相的 clock, 其它是正相的 clock
所以 ram -> latch 只有 half cycle, ram 到 reg 是 1 1/2 cycle
這我可以理解
但我用 PrimeTime 去分析時
ram 到 latch 的 D 也是 half cycle
從 latch D or G 出來的 data path 是 1 cycle + borrow timing
這個我就不懂了 不知是 PrimeTime 是怎麼看待像這種電路架構的
還請各位先進指教 謝謝~
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