[問題] VERILOG

看板Electronics作者 (mm)時間13年前 (2010/09/22 16:32), 編輯推噓8(8推 0噓 10→)
留言18則, 10人參與, 5年前最新討論串1/1
我寫了4個MODULE 4個MODULE都測試過應該沒錯 可是4個合成1個大MODULE 結果訊號就出步來= = 我該怎麼辦? 我是用wire連接module間的訊號 應該沒錯吧? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 59.117.167.2
推
09/22 18:28, , 1F
你這樣沒頭沒腦沒人知道你出甚麼錯啊ˊˋ
09/22 18:28, 1F
推
09/22 18:45, , 2F
1.有可能你Input or Output的寬度宣告錯
09/22 18:45, 2F
→
09/22 18:45, , 3F
2.有可能你Module與Module之間的線接錯
09/22 18:45, 3F
→
09/22 18:45, , 4F
3.給樓下猜猜看
09/22 18:45, 4F
推
09/22 21:14, , 5F
我猜沒有clear0
09/22 21:14, 5F
→
09/22 21:41, , 6F
clear0是啥?
09/22 21:41, 6F
推
09/22 21:53, , 7F
清零，也就是開始enable前先把所有的wire歸零(Vdd)
09/22 21:53, 7F
推
09/22 22:20, , 8F
那個動作叫reset，不是把wire歸0，而是把reg設成要的
09/22 22:20, 8F
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09/22 22:21, , 9F
起始值，至於給多少，看使用者需求決定
09/22 22:21, 9F
→
09/23 08:12, , 10F
出不來是指 訊號錯誤還是根本沒訊號?
09/23 08:12, 10F
推
09/24 23:57, , 11F
編譯有過嗎？
09/24 23:57, 11F
推
09/25 12:22, , 12F
有可能是你的testbench沒有寫好
09/25 12:22, 12F
→
09/25 12:23, , 13F
線有沒有接對 用debussy schematic很容易找到
09/25 12:23, 13F
推
09/26 23:28, , 14F
interface
09/26 23:28, 14F
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08/13 19:03, , 15F
我猜沒有clear0 https://muxiv.com
08/13 19:03, 15F
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09/17 22:58, , 16F
有可能是你的testb https://daxiv.com
09/17 22:58, 16F
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11/11 15:57, , 17F
3.給樓下猜猜看 https://muxiv.com
11/11 15:57, 17F
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01/04 22:13, 5年前 , 18F
出不來是指 訊號錯誤還 https://daxiv.com
01/04 22:13, 18F
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